Synopsys Design Compiler

Synopsys Design Compiler

Oprogramowanie do syntezy logiki ASIC do kompilacji Verilog, VHDL i System Verilog w maskę GDSII do produkcji układów scalonych.
Synopsys oferuje Design Compiler 2010, który zapewnia dwukrotne przyspieszenie procesu syntezy i fizycznej implementacji.Projektanci RTL mogą wykonać co, jeśli eksploracja planu piętra, aby wcześnie zidentyfikować i naprawić problemy z planem piętra.
synopsys-design-compiler

Stronie internetowej:

Kategorie

Alternatywy dla Synopsys Design Compiler'a dla wszystkich platform z dowolną licencją

Scriptum

Scriptum

Scriptum to darmowy edytor tekstu skoncentrowany na projektowaniu VHDL i Verilog, działający w systemach Windows i Linux.Korzystając z interfejsu wielu okien dokumentu w połączeniu ze stronami kart, oferuje płynne środowisko do edycji VHDL, Verilog i innych plików językowych.
Synplify Pro

Synplify Pro

Ogólny interfejs syntezy FPGA dla układów FPGA, takich jak Xilinx i Altera.